岗位职责:1、参与模块spec制定,完成架构设计和模块定义;2、完成新IP设计,包括verilog/SystemVerilog代码编写,仿真验证;3、数字电路的综合,时序验证,版图布局布线后的时序分析,一致性检查等;4、完成新产品的siliconvalidation和debug相关工作直至量产;岗位要求:1、微电子、电子信息工程硕士及以上学历,三年工作经验,或者富有经验的优秀本科;2、有全流程,实际产品tapeout项目经验尤佳;3、熟练使用Verilog,主流EDA工具;4、了解UVM验证平台;5.了解Matlab及C语言;6、较强的沟通能力,团队协作能力、学习能力。职能类别:数字前端工程师
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